Intel je predstavio nove detalje u vezi sa svojim serverskim i desktop roadmapovima, uključujući i nove informacije o procesorima koji će se pojaviti u narednom periodu. Itanium procesori će dobiti naslednike u drugoj polovini godine u vidu Tukwila modela, 65-nanometarske evolucije sa čak dve milijarde tranzistora, 4 jezgra i 30 MB keš memorije. Intel očekuje da će performanse novih procesora biti otprilike duplo bolje od starih. Takođe, zvanično je potvrđen dolazak Dunnington procesora, prvog šestojezgarnog procesora. On je predviđen za quad-socket Caneland platformu. Baziran je na Core arhitekturi i opremljen sa 1.9 milijardi tranzistora. Biće izrađivan u 45-nm izradi i imati 16 MB L3 keš memorije. Pojaviće se u drugoj polovini ove godine.

Naravno, bilo je reči i o Nehalem procesorima. Njihova proizvodnja će krenuti u poslednjem kvartalu ove godine. Ti procesori će posedovati 8 MB deljene L3 keš memorije (na tri nivoa), 256 KB L2 i 64 KB L1 keš memorije. SMT tehnologija, koja dozvoljava pokretanje 2 treda po jezgru, će takođe činiti sastavni deo paketa, baš kao i integrisani memorijski kontroler, koji će podržati DDR3-1333 memoriju i koji će biti trokanalnog tipa. Intel navodi da je Nehalem veoma fleksibilan kada se radi o broju jezgara, te će procesori posedovati od 2 do 8 jezgara. Ipak, Intel će za početak predstaviti samo dvojezgarne i četvorojezgarne verzije. Takođe, kompanija naglašava IPC (instructions per clock cycle) unapređenja u odnosu na Core arhitekturu, zahvaljujući sposobnosti za menadžment 128 mikrooperacija "u letu", naspram 96 u Core arhitekturi. Tu su i unapređenja na poljima keša i branch prediction segmenta. Biće predstavljene i nove SSE4 instrukcije.

I posle Nehalema - Nehalem. Tokom 2009. godine će se pojaviti 32-nanometarska verzija Nehalem procesora, kodne oznake Westmere. Nakon njih sledi Sandy Bridge arhitektura, koja se planira za 2010. godinu. Ovi procesori će podržavati AVX (Advanced Vector Extension) tehnologiju, koja će biti ni manje ni više nego naslednik SSE instrukcija. Registri će se povećati sa 128 na 256 bita i dozvoljavaće operacije sa tri operanda, što predstavlja ideju koja je i iza SSE5 instrukcija, koje trenutno razvija AMD.

Izvor: Benchmark